概述：CY7C133采用68脚 PLCC封装形式，是高速2K×16CMOS双端口静态RAM，具有两套相互独立、完全对称的地址总线、数据总线和控制总线，最大访问时间可以为25/35/55 ns。采用主从模式可以方便地将数据总线扩展成32位或更宽。
    允许两个CPU同时读取任何存储单元（包括同时读同一地址单元），但不允许同时写或一读一写同一地址单元，否则就会发生错误。双口RAM中引入了仲裁逻辑（忙逻辑）电路来解决这个问题：当左右两端口同时写入或一读一写同一地址单元时，先稳定的地址端口通过仲裁逻辑电路优先读写，同时内部电路使另一个端口的信号有效，并在内部禁止对方访问，直到本端口操作结束。BUSY信号可以作为中断源指明本次操作非法。在主从模式中，主芯片的信号接上拉电阻作为输出，从芯片的信号作为写禁止输入。

一、CY7C133引脚功能

二、CY7C133内部方框图

三、CY7C133极限参数